PLL: Yes, Κύριος σκοπός: Memory, DDR2, Εισαγωγή: SSTL-18, Παραγωγή: SSTL-18, Αριθμός κυκλωμάτων: 1, Αναλογία - Είσοδος: Έξοδος: 1:10,
PLL: No, Παραγωγή: Clock,
PLL: Yes, Κύριος σκοπός: SONET/SDH, Stratum, Εισαγωγή: LVCMOS, Παραγωγή: LVCMOS, LVPECL, Αριθμός κυκλωμάτων: 1, Αναλογία - Είσοδος: Έξοδος: 11:13,
PLL: Yes, Κύριος σκοπός: SONET/SDH, Telecom, Εισαγωγή: LVCMOS, Παραγωγή: LVCMOS, LVPECL, Αριθμός κυκλωμάτων: 1, Αναλογία - Είσοδος: Έξοδος: 6:5,
PLL: Yes, Κύριος σκοπός: 3G, Ethernet, SONET/SDH, Εισαγωγή: LVCMOS, LVDS, LVPECL, Παραγωγή: LVDS, Αριθμός κυκλωμάτων: 1, Αναλογία - Είσοδος: Έξοδος: 2:2,
PLL: Yes, Κύριος σκοπός: SONET/SDH, Εισαγωγή: CMOS, Παραγωγή: CML, CMOS, Αριθμός κυκλωμάτων: 2, Αναλογία - Είσοδος: Έξοδος: 3:3,
PLL: Yes, Κύριος σκοπός: Ethernet, SONET/SDH, Telecom, Εισαγωγή: LVCMOS, Παραγωγή: LVCMOS, Αριθμός κυκλωμάτων: 1, Αναλογία - Είσοδος: Έξοδος: 11:10,
PLL: Yes, Κύριος σκοπός: Ethernet, SONET/SDH, Εισαγωγή: CML, Παραγωγή: CML, Αριθμός κυκλωμάτων: 1, Αναλογία - Είσοδος: Έξοδος: 2:2,
